這是一個(gè)關(guān)于數(shù)字集成電路的應(yīng)用PPT課件，包括了第一臺(tái)自動(dòng)計(jì)算機(jī)，晶體管的改革，集成電路的應(yīng)用領(lǐng)域，集成電路的發(fā)展特點(diǎn)，存儲(chǔ)器復(fù)雜程度的趨勢(shì)，功耗，數(shù)字設(shè)計(jì)的挑戰(zhàn)，SOC，EDA設(shè)計(jì)流程，集成電路的成本，可靠性的特點(diǎn)，總結(jié)，集成電路就業(yè)去向，從事集成電路的好處，從事集成電路的缺點(diǎn)，工作樣板，集成電路設(shè)計(jì)需要的知識(shí)，思考題等內(nèi)容。數(shù)字集成電路 A Design Perspective 自我介紹研究方向：數(shù)字集成電路設(shè)計(jì) Email：xin_chen@南航郵箱辦公室：4院行政樓414 實(shí)驗(yàn)室：4院行政樓407 本書內(nèi)容介紹數(shù)字集成電路介紹 CMOS 器件和生產(chǎn)工藝；CMOS反相器和門電路；傳輸延遲、噪聲容限和功耗；時(shí)序電路分析；算法、互聯(lián)和存儲(chǔ)器；可編程邏輯陣列；設(shè)計(jì)方法從本門課程你將學(xué)到什么? 分別從不同的質(zhì)量指標(biāo)，比如成本、速度、功耗和可靠性來(lái)對(duì)數(shù)字電路進(jìn)行思考、設(shè)計(jì)和優(yōu)化。數(shù)字集成電路介紹: 數(shù)字設(shè)計(jì)的問(wèn)題 CMOS 反相器組合邏輯結(jié)構(gòu)時(shí)序邏輯結(jié)構(gòu)設(shè)計(jì)方法互連: 電阻R、電感L 和 電容C 時(shí)序行為模塊存儲(chǔ)器和陣列結(jié)構(gòu)課程要求認(rèn)真聽(tīng)講帶一本作業(yè)本如果有興趣，多看課外書參考書王志功,集成電路設(shè)計(jì),電子工業(yè)出版社,2009 劉恩科，半導(dǎo)體物理學(xué)，國(guó)防工業(yè)出版社，2008 施敏，半導(dǎo)體制造基礎(chǔ)，安徽大學(xué)出版社，2007 施敏，現(xiàn)代半導(dǎo)體器件物理，科學(xué)出版社，2001 賽因特，集成電路掩模設(shè)計(jì)：基礎(chǔ)版圖技術(shù)，2006 Alan Hastings ，模擬電路版圖的藝術(shù)，電子工業(yè)出版社，2011 李可為，集成電路封裝技術(shù)，電子工業(yè)出版社，2007 拉扎維，模擬CMOS集成電路設(shè)計(jì)，電子工業(yè)出版社 Rabaey Jan，數(shù)字集成電路設(shè)計(jì)，電子工業(yè)出版社陳春章，數(shù)字集成電路物理設(shè)計(jì)，科學(xué)出版社，2008 H.Bhatagra，高級(jí)ASIC芯片綜合，清華大學(xué)出版社，2007 介紹大綱什么是IC 將來(lái)會(huì)如何發(fā)展，歡迎點(diǎn)擊下載數(shù)字集成電路的應(yīng)用PPT課件哦。

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數(shù)字集成電路 A Design Perspective 自我介紹研究方向：數(shù)字集成電路設(shè)計(jì) Email：xin_chen@南航郵箱辦公室：4院行政樓414 實(shí)驗(yàn)室：4院行政樓407 本書內(nèi)容介紹數(shù)字集成電路介紹 CMOS 器件和生產(chǎn)工藝；CMOS反相器和門電路；傳輸延遲、噪聲容限和功耗；時(shí)序電路分析；算法、互聯(lián)和存儲(chǔ)器；可編程邏輯陣列；設(shè)計(jì)方法從本門課程你將學(xué)到什么? 分別從不同的質(zhì)量指標(biāo)，比如成本、速度、功耗和可靠性來(lái)對(duì)數(shù)字電路進(jìn)行思考、設(shè)計(jì)和優(yōu)化。數(shù)字集成電路介紹: 數(shù)字設(shè)計(jì)的問(wèn)題 CMOS 反相器組合邏輯結(jié)構(gòu)時(shí)序邏輯結(jié)構(gòu)設(shè)計(jì)方法互連: 電阻R、電感L 和 電容C 時(shí)序行為模塊存儲(chǔ)器和陣列結(jié)構(gòu)課程要求認(rèn)真聽(tīng)講帶一本作業(yè)本如果有興趣，多看課外書參考書王志功，集成電路設(shè)計(jì)，電子工業(yè)出版社，2009 劉恩科，半導(dǎo)體物理學(xué)，國(guó)防工業(yè)出版社，2008 施敏，半導(dǎo)體制造基礎(chǔ)，安徽大學(xué)出版社，2007 施敏，現(xiàn)代半導(dǎo)體器件物理，科學(xué)出版社，2001 賽因特，集成電路掩模設(shè)計(jì)：基礎(chǔ)版圖技術(shù)，2006 Alan Hastings ，模擬電路版圖的藝術(shù)，電子工業(yè)出版社，2011 李可為，集成電路封裝技術(shù)，電子工業(yè)出版社，2007 拉扎維，模擬CMOS集成電路設(shè)計(jì)，電子工業(yè)出版社 Rabaey Jan，數(shù)字集成電路設(shè)計(jì)，電子工業(yè)出版社陳春章，數(shù)字集成電路物理設(shè)計(jì)，科學(xué)出版社，2008 H.Bhatagra，高級(jí)ASIC芯片綜合，清華大學(xué)出版社，2007 介紹大綱什么是IC 將來(lái)會(huì)如何發(fā)展？第一臺(tái)自動(dòng)計(jì)算機(jī) ENIAC – 第一臺(tái)電子計(jì)算機(jī)(1946) 晶體管的改革首個(gè)集成電路的發(fā)明 ASIC發(fā)展歷程集成電路發(fā)展概況 Intel 4004 Micro-Processor Intel Pentium (IV) microprocessor 鍵合(連接到封裝的引腳) 封裝、成品 集成電路的應(yīng)用領(lǐng)域集成電路的發(fā)展特點(diǎn) 九十年代以來(lái)，集成電路工藝發(fā)展非常迅速，已從亞微米(0.5到1微米)、深亞微米(小于0.5微米)到超深亞微米或納米(小于0.25微米)。其主要特點(diǎn)： 特征尺寸越來(lái)越小 芯片面積越來(lái)越大 單片上的晶體管數(shù)越來(lái)越多 時(shí)鐘頻率越來(lái)越高 電源電壓越來(lái)越低 布線層數(shù)越來(lái)越多 I/O引線越來(lái)越多 特征尺寸:微米→亞微米→深亞微米，目前的主流工藝是0.35、0.25和0.18微米，0.15微米和0.13微米已開(kāi)始走向規(guī)模化生產(chǎn)；電路規(guī)模：SSI →SOC；晶圓的尺寸增加，當(dāng)前的主流晶圓的尺寸為8英寸，正在向12英寸晶圓邁進(jìn)；集成電路的規(guī)模不斷提高，最先進(jìn)的CPU（P-IV）已超過(guò)4000萬(wàn)晶體管，DRAM已達(dá)Gb規(guī)模；存儲(chǔ)器復(fù)雜程度的趨勢(shì)微處理器晶體管數(shù)目的增長(zhǎng)歷史微處理器中的摩爾定律芯片尺寸增長(zhǎng)頻率功耗功率問(wèn)題將是一個(gè)主要問(wèn)題功率密度不止微處理器數(shù)字設(shè)計(jì)的挑戰(zhàn)生產(chǎn)力的趨勢(shì)為什么存在差距? 以每代0.7的技術(shù)縮水隨著每一代芯片可以整合兩倍甚至更多的功能，而芯片的成本并沒(méi)有明顯提高。成本以一個(gè)平方函數(shù)概率下降但是 … 如何設(shè)計(jì)芯片使其擁有越來(lái)越多的功能? 工程設(shè)計(jì)的人數(shù)并沒(méi)有每?jī)赡昃头��?hellip; 因此，需要更有效地設(shè)計(jì)方法基于SoC的設(shè)計(jì)方法提高EDA的設(shè)計(jì)效率分工更加細(xì)化 SoC是什么？ SoC（System on a Chip)，系統(tǒng)芯片，片上系統(tǒng)，單芯片系統(tǒng)。它是一種實(shí)現(xiàn)復(fù)雜系統(tǒng)功能的超大規(guī)模集成電路。系統(tǒng)芯片SoC不僅包括復(fù)雜硬件電路部分，而且包含軟件部分。復(fù)雜硬件電路一般內(nèi)含一個(gè)或多個(gè)芯核（特指微處理器MPU、微控制器MCU或數(shù)字信號(hào)處理器DSP等作為軟件執(zhí)行載體的特殊IP核），而且在設(shè)計(jì)中大量復(fù)用第三方的IP核。一般采用超深亞微米工藝技術(shù)來(lái)實(shí)現(xiàn)。 集成電路走向系統(tǒng)芯片系統(tǒng)芯片SoC結(jié)構(gòu)示意圖 SoC設(shè)計(jì)方法包括三個(gè)方面 ①軟硬件協(xié)同設(shè)計(jì)：系統(tǒng)芯片需從系統(tǒng)出發(fā)，主要體現(xiàn)在系統(tǒng)的定義與描述、軟硬件評(píng)估函數(shù)與劃分算法、協(xié)同分析驗(yàn)證與測(cè)試、綜合與優(yōu)化、可測(cè)性與功耗管理設(shè)計(jì)技術(shù)等等。 SoC設(shè)計(jì)方法包括三個(gè)方面 ②深亞微米設(shè)計(jì)：首先面臨的是時(shí)序收斂問(wèn)題（timing closure），原來(lái)對(duì)性能影響次要的二級(jí)物理效應(yīng)成為不可忽視的因素，需要更精確的器件與連線模型；原來(lái)器件延遲是主要延遲，現(xiàn)在連線延遲是主要部分，而且在后端物理設(shè)計(jì)才能準(zhǔn)確知道，造成了將前端設(shè)計(jì)與后端設(shè)計(jì)分離的傳統(tǒng)IC設(shè)計(jì)方法會(huì)由于設(shè)計(jì)迭代過(guò)程不收斂而導(dǎo)致設(shè)計(jì)失敗。亞深微米設(shè)計(jì)方法必須把前端的上層設(shè)計(jì)與后端的物理設(shè)計(jì)集成。再者就是信號(hào)完整性問(wèn)題、可靠性分析。 SoC設(shè)計(jì)方法包括三個(gè)方面 ③IP復(fù)用與互連：由于IP可能來(lái)自不同的設(shè)計(jì)者，為了使各家開(kāi)發(fā)的IP模塊可以被廣泛采用，產(chǎn)生了一些國(guó)際組織來(lái)協(xié)調(diào)IP標(biāo)準(zhǔn)核互連方案的制定，如虛擬插座接口聯(lián)盟（VSIA）成立了系統(tǒng)級(jí)設(shè)計(jì)、IP保護(hù)、片內(nèi)總線、混合信號(hào)設(shè)計(jì)、實(shí)現(xiàn)/驗(yàn)證、制造相關(guān)的測(cè)試等6個(gè)開(kāi)發(fā)工作組來(lái)制定設(shè)計(jì)重用標(biāo)準(zhǔn)。 IP核是什么？ IP（Intellectual Property）：知識(shí)產(chǎn)權(quán) ①有獨(dú)立功能的、經(jīng)過(guò)驗(yàn)證的集成電路設(shè)計(jì)； ②為了易于重用而按嵌入式要求專門設(shè)計(jì)； ③面積、速度、功耗、工藝容差上都是優(yōu)化的； ④符合IP標(biāo)準(zhǔn)。三種IP特點(diǎn)比較 什么是SoPC SoPC(System on Programmable Chip)稱為可編程片上系統(tǒng)技術(shù)，實(shí)現(xiàn)載體是FPGA。 SoPC技術(shù)2002年由FPGA器件廠商Altera公司提出，這項(xiàng)技術(shù)的目標(biāo)是將一個(gè)完整的電子系統(tǒng)實(shí)現(xiàn)在一塊FPGA中。 SoPC的設(shè)計(jì)同樣以IP為基礎(chǔ)，以HDL語(yǔ)言為形式，依靠EDA工具，采用自頂而下的方法自動(dòng)設(shè)計(jì)。 EDA設(shè)計(jì)流程編碼：將要實(shí)現(xiàn)的功能用Verilog語(yǔ)言實(shí)現(xiàn)。目前Verilog描述層次為RTL（Register Transfer Level）級(jí)，用Verilog描述寄存器存儲(chǔ)二進(jìn)制數(shù)據(jù)和寄存器之間的邏輯操作以實(shí)現(xiàn)電路功能。注：EDA工具正力圖實(shí)現(xiàn)更高層次語(yǔ)言例如C語(yǔ)言的電路實(shí)現(xiàn)。但是目前還未成熟。 EDA設(shè)計(jì)流程仿真：通過(guò)功能仿真驗(yàn)證Verilog代碼是否能夠正確的功能。 EDA設(shè)計(jì)流程邏輯綜合：將Verilog代碼綜合成門級(jí)網(wǎng)表，即用AND，OR等門實(shí)現(xiàn)的電路。 EDA設(shè)計(jì)流程形式驗(yàn)證：驗(yàn)證目標(biāo)電路是否和期望中的電路一致。 EDA設(shè)計(jì)流程靜態(tài)時(shí)序分析：分析時(shí)序電路是否能夠以期望中的工作頻率工作。比如是否能夠以500MHz工作或者是400MHz。 布局布線：將門級(jí)網(wǎng)表映射到物理可實(shí)現(xiàn)的版圖。 Relation of F&F(無(wú)生產(chǎn)線與代工的關(guān)系) 工藝設(shè)計(jì)文件(PDK，process Design kits) 工藝電路模擬用的器件SPICE參數(shù)版圖設(shè)計(jì)用的層次定義設(shè)計(jì)規(guī)則 T、R、C等原件的通孔（via）、焊盤基本結(jié)構(gòu)的版圖與設(shè)計(jì)工具關(guān)聯(lián)的設(shè)計(jì)規(guī)則檢查（DRC，design rule check）參數(shù)提�。‥XTraction）版圖電路圖對(duì)照（LVS，layout-Vs-schematic） 數(shù)字電路的質(zhì)量評(píng)價(jià)集成電路的成本穩(wěn)定性性能功耗和能耗集成電路的成本 NRE (non-recurrent engineering) 非重復(fù)性工程成本設(shè)計(jì)時(shí)間和成本，掩膜的生成一次性成本因素 重復(fù)性成本硅加工、 包裝、 測(cè)試與體積成正比與芯片面積成正比 NRE 成本在增長(zhǎng)模具成本單芯片每個(gè)晶體管成本收益不合格品可靠性― 數(shù)字集成電路中的噪聲電壓傳輸特性邏輯電平映射至電壓范圍噪聲容限定義再生性再生性可靠性的特點(diǎn)絕對(duì)的噪聲容限值是具有欺騙性的一個(gè)浮動(dòng)的節(jié)點(diǎn)比受低阻抗驅(qū)動(dòng)的節(jié)點(diǎn)更容易受到干擾(在電壓方面)。抗干擾度是一個(gè)更重要的指標(biāo)– 抑制噪聲源的能力。關(guān)鍵指標(biāo):噪聲傳遞函數(shù)、驅(qū)動(dòng)設(shè)備的輸出設(shè)備和接收設(shè)備的輸入阻抗。扇入和扇出理想的門從前的反相器關(guān)鍵性能指標(biāo)——延遲環(huán)形振蕩器一階RC 網(wǎng)絡(luò)功耗能量和能量延遲一階RC 網(wǎng)絡(luò)總結(jié)數(shù)字集成電路已經(jīng)走了很長(zhǎng)的路，然而仍有一些潛能需要在未來(lái)幾十年里發(fā)掘。接下來(lái)所面臨一些更有趣的挑戰(zhàn)本書的目的在于使得讀者在所面臨的挑戰(zhàn)上和解決問(wèn)題的方法上得到一個(gè)明確的方向。理解設(shè)計(jì)指標(biāo)對(duì)掌握數(shù)字設(shè)計(jì)至關(guān)重要成本、可靠性、速率、功率和能量耗散。 集成電路就業(yè)去向從事集成電路的好處 1、目前國(guó)內(nèi)外這方面的人都很稀缺 ； 2、與企業(yè)計(jì)算等應(yīng)用軟硬件不同，嵌入式領(lǐng)域人才的工作強(qiáng)度通常低一些 3、收入高，碩士最初的薪水在7k~11k左右。入行5年左右，年薪在歐美企業(yè)可達(dá)到15w~30w。從事集成電路的缺點(diǎn) 1、入門起點(diǎn)較高，所用到的技術(shù)往往都有一定難度 ； 2、這方面的企業(yè)數(shù)量要遠(yuǎn)少于企業(yè)計(jì)算類企業(yè) ； 3、大多數(shù)公司不僅對(duì)學(xué)歷要求，而且還要求有經(jīng)驗(yàn)； 4、IC企業(yè)大都集中于北上廣等經(jīng)濟(jì)最繁華的區(qū)域。工作舉例公司簡(jiǎn)介：Synopsys工作地點(diǎn)：上海 工作內(nèi)容：集成電路設(shè)計(jì)前后端EDA軟件測(cè)試，但不僅限于此，也會(huì)提供軟件編程等崗位簡(jiǎn)歷要求：中英文簡(jiǎn)歷各一份年薪：10W 其他內(nèi)容：1、英語(yǔ)cet4以上，面試會(huì)有短暫英語(yǔ)口 語(yǔ)交流 2、專業(yè)成績(jī)好 集成電路設(shè)計(jì)需要的知識(shí) ① 系統(tǒng)知識(shí) 計(jì)算機(jī) / 通信 / 信息 / 控制等學(xué)科 ② 電路知識(shí) 模擬 / 數(shù)字 / 模數(shù)混合/ RFIC /MMIC ③ 工具知識(shí) 操作系統(tǒng)知識(shí)：Linux。。。 模擬：Spice/ Cadence。。。 數(shù)字： VHDL /Matlab/。。。 ④ 工藝知識(shí) 元器件特性和模型 / 工藝原理和過(guò)程 思考題： IC的發(fā)展經(jīng)歷了哪幾代？遵循了什么規(guī)律？什么是foundry，fabless，MPW？試推導(dǎo) ，并指出當(dāng)什么情況下，可以降低面積上的指數(shù)sba紅軟基地