這是集成電路制造技術(shù)原理與工藝ppt，包括了引言，無生產(chǎn)線集成電路設(shè)計(jì)技術(shù)，代客戶加工（代工）方式，PDK文件，電路設(shè)計(jì)和電路仿真等內(nèi)容，歡迎點(diǎn)擊下載。

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第一章 集成電路制造工藝流程 1.無生產(chǎn)線集成電路設(shè)計(jì)技術(shù) 隨著集成電路發(fā)展的過程，其發(fā)展的總趨勢(shì)是革新工藝、提高集成度和速度。 設(shè)計(jì)工作由有生產(chǎn)線集成電路設(shè)計(jì)到無生產(chǎn)線集成電路設(shè)計(jì)的發(fā)展過程。 無生產(chǎn)線（Fabless）集成電路設(shè)計(jì)公司。如美國(guó)有200多家、臺(tái)灣有100多家這樣的設(shè)計(jì)公司。 2. 代客戶加工（代工）方式 芯片設(shè)計(jì)單位和工藝制造單位的分離，即芯片設(shè)計(jì)單位可以不擁有生產(chǎn)線而存在和發(fā)展，而芯片制造單位致力于工藝實(shí)現(xiàn)，即代客戶加工（簡(jiǎn)稱代工）方式。 代工方式已成為集成電路技術(shù)發(fā)展的一個(gè)重要特征。 3. PDK文件 首先，代工單位將經(jīng)過前期開發(fā)確定的一套工藝設(shè)計(jì)文件PDK（Process Design Kits)通過因特網(wǎng)傳送給設(shè)計(jì)單位。 PDK文件包括：工藝電路模擬用的器件的SPICE（Simulation Program with IC Emphasis）參數(shù)，版圖設(shè)計(jì)用的層次定義，設(shè)計(jì)規(guī)則，晶體管、電阻、電容等元件和通孔（VIA）、焊盤等基本結(jié)構(gòu)的版圖，與設(shè)計(jì)工具關(guān)聯(lián)的設(shè)計(jì)規(guī)則檢查（DRC）、版圖參數(shù)提�。↙PE、PEX）和版圖電路對(duì)照（LVS）用的文件。 4. 電路設(shè)計(jì)和電路仿真 設(shè)計(jì)單位根據(jù)研究項(xiàng)目提出的技術(shù)指標(biāo)，在自己掌握的電路與系統(tǒng)知識(shí)的基礎(chǔ)上，利用PDK提供的工藝數(shù)據(jù)和CAD/EDA工具，進(jìn)行電路設(shè)計(jì)、電路仿真（或稱模擬）和優(yōu)化、版圖設(shè)計(jì)、設(shè)計(jì)規(guī)則檢查DRC、參數(shù)提取和版圖電路圖對(duì)照LVS，最終生成通常稱之為GDS-Ⅱ格式的版圖文件。再通過因特網(wǎng)傳送到代工單位。 5. 掩膜與流片 代工單位根據(jù)設(shè)計(jì)單位提供的GDS-Ⅱ格式的版圖數(shù)據(jù)，首先制作掩膜（Mask），將版圖數(shù)據(jù)定義的圖形固化到鉻板等材料的一套掩膜上。 一張掩膜一方面對(duì)應(yīng)于版圖設(shè)計(jì)中的一層的圖形，另一方面對(duì)應(yīng)于芯片制作中的一道或多道工藝。 在一張張掩膜的參與下，工藝工程師完成芯片的流水式加工，將版圖數(shù)據(jù)定義的圖形最終有序的固化到芯片上。這一過程通常簡(jiǎn)稱為“流片”。 6. 代工工藝 代工（Foundry）廠家很多，如： 無錫上華（0.6/0.5 mCOS和4 mBiCMOS工藝) 上海先進(jìn)半導(dǎo)體公司(1 mCOS工藝) 首鋼NEC(1.2/0.18 mCOS工藝) 上海華虹NEC(0.35 mCOS工藝) 上海中芯國(guó)際(8英寸晶圓0.25/0.18 mCOS工藝) 6. 代工工藝 代工（Foundry）廠家很多，如： 宏力 8英寸晶圓0.25/0.18 mCMOS工藝 華虹 NEC 8英寸晶圓0.25mCMOS工藝 臺(tái)積電(TSMC) 在松江籌建 8英寸晶圓0.18 mCMOS工藝 聯(lián)華(UMC) 在蘇州籌建 8英寸晶圓0.18 mCMOS工藝等等。 7.境外代工廠家一覽表 8. 芯片工程與多項(xiàng)目晶圓計(jì)劃 F&F(Fabless and Foundry)模式 工業(yè)發(fā)達(dá)國(guó)家通過組織無生產(chǎn)線IC設(shè)計(jì)的芯片計(jì)劃來促進(jìn)集成電路設(shè)計(jì)的專業(yè)發(fā)展、人才培養(yǎng)、技術(shù)研究和中小企業(yè)產(chǎn)品開發(fā)，而取得成效。 這種芯片工程通常由大學(xué)或研究所作為龍頭單位負(fù)責(zé)人員培訓(xùn)、技術(shù)指導(dǎo)、版圖匯總、組織芯片的工藝實(shí)現(xiàn)，性能測(cè)試和封裝。大學(xué)教師、研究生、研究機(jī)構(gòu)、中小企業(yè)作為工程受益群體，自愿參加，并付一定費(fèi)用。 8. 芯片工程與多項(xiàng)目晶圓計(jì)劃 8. 芯片工程與多項(xiàng)目晶圓計(jì)劃 多項(xiàng)目晶圓MPW（multi-project wafer)技術(shù)服務(wù)是一種國(guó)際科研和大學(xué)計(jì)劃的流行方式。 MPW技術(shù)把幾到幾十種工藝上兼容的芯片拼裝到一個(gè)宏芯片（Macro-Chip）上然后以步進(jìn)的方式排列到一到多個(gè)晶圓上，制版和硅片加工費(fèi)用由幾十種芯片分擔(dān)，極大地降低芯片研制成本，在一個(gè)晶圓上可以通過變換版圖數(shù)據(jù)交替布置多種宏芯片。 代工單位與其他單位關(guān)系圖 集成電路制造工藝分類 §1-1 雙極集成電路典型的PN結(jié)隔離工藝 思考題 雙極集成電路的基本制造工藝，可以粗略的分為兩類：一類為在元器件間要做隔離區(qū)。隔離的方法有多種，如PN結(jié)隔離，全介質(zhì)隔離及PN結(jié)-介質(zhì)混合隔離等。另一類為器件間的自然隔離。 1.1.1典型PN結(jié)隔離工藝流程 1.1.1 工藝流程 1.1.1 工藝流程（續(xù)1） 1.1.1 工藝流程（續(xù)2） 1.1.1 工藝流程（續(xù)3） 1.1.1 工藝流程（續(xù)4） 1.1.1 工藝流程（續(xù)5） 1.1.1 工藝流程（續(xù)6） 1.1.2 光刻掩膜版匯總 1.1.3 外延層電極的引出 1.1.4 埋層的作用 1.1.5 隔離的實(shí)現(xiàn) 1.1.6 練習(xí) §1.2 N阱硅柵CMOS集成電路制造工藝 思考題 1.2.2 N阱硅柵CMOS工藝主要流程 （ 參考P阱硅柵CMOS工藝流程） 1.2.2 N阱硅柵CMOS工藝主要流程1.襯底準(zhǔn)備 1.2.3 N阱硅柵CMOS工藝光刻掩膜版匯總簡(jiǎn)圖 1.2.4 局部氧化的作用 1.2.5 硅柵自對(duì)準(zhǔn)的作用 1.2.6 MOS管襯底電極的引出 1.2.7 LDD注入 1.2.8 接觸孔摻雜 1.2.9 其它MOS工藝簡(jiǎn)介 1.2.10 練習(xí) §1.3其它集成電路制造工藝簡(jiǎn)介 1.3.1 雙層多晶、多層金屬CMOS工藝 1.3.2 雙極型模擬集成電路工藝 1.3.3 Bi CMOS工藝4fv紅軟基地

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