這是一個關于集成電路制造工藝流程PPT，包括了硅襯底材料的制備，集成電路制造工藝，集成電路生產(chǎn)線，集成電路封裝，集成電路工藝小結，集成電路的基本制造工藝流程，MOS集成電路的基本制造工藝等內(nèi)容，第1章 硅集成電路工藝 1.1 硅襯底材料的制備 1.2 硅集成電路制造工藝 1.2.1 集成電路加工過程簡介 1.2.2 圖形轉換（光刻與刻蝕工藝） 1.2.3 摻雜工藝（擴散與離子注入） 1.2.4 制膜 （制作各種材料的薄膜） 1.3 集成電路生產(chǎn)線 1.4 集成電路封裝 1.5 集成電路工藝小結 1.6 集成電路的基本制造工藝 流程（見教材第1章） 1.1 硅襯底材料的制備 任何集成電路的制造都離不開襯底材料—單晶硅。制備單晶硅有兩種方法：懸浮區(qū)熔法和直拉法。 懸浮區(qū)熔法是在20世紀50年代提出看并很快被應用到晶體制備技術中。用這種方法制備的單晶硅的電阻率非常高，特別適合制作電力電子器件。目前懸浮區(qū)熔法制備的單晶硅僅占有很小的市場份額。 隨著超大規(guī)模集成電路的不斷發(fā)展，不但要求單晶硅的尺寸不斷增加，而且要求所有的雜質濃度能得到精密控制，而懸浮區(qū)熔法無法滿足這些要求，因此，直拉法制備的單晶硅越來越多地被人們所采用。目前市場上的單晶硅絕大部分是采用直拉法制備得到的。 矽/硅晶圓材料（Wafer）圓晶是制作矽半導體IC所用之矽晶片，狀似圓形，故稱晶圓。材料是「矽」， IC（Integrated Circuit）工廠用的矽晶片即為矽晶體，因為整片的矽晶片是單一完整的晶體，故又稱為單晶體。但在整體固態(tài)晶體內(nèi)，眾多小晶體的方向不相，則為復晶體（或多晶體）。生成單晶體或多晶體與晶體生長時的溫度，速率與雜質都有關系，歡迎點擊下載集成電路制造工藝流程PPT。

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第1章 硅集成電路工藝 1.1 硅襯底材料的制備 1.2 硅集成電路制造工藝 1.2.1 集成電路加工過程簡介 1.2.2 圖形轉換（光刻與刻蝕工藝） 1.2.3 摻雜工藝（擴散與離子注入） 1.2.4 制膜 （制作各種材料的薄膜） 1.3 集成電路生產(chǎn)線 1.4 集成電路封裝 1.5 集成電路工藝小結 1.6 集成電路的基本制造工藝 流程（見教材第1章） 1.1 硅襯底材料的制備 任何集成電路的制造都離不開襯底材料—單晶硅。制備單晶硅有兩種方法：懸浮區(qū)熔法和直拉法。 懸浮區(qū)熔法是在20世紀50年代提出看并很快被應用到晶體制備技術中。用這種方法制備的單晶硅的電阻率非常高，特別適合制作電力電子器件。目前懸浮區(qū)熔法制備的單晶硅僅占有很小的市場份額。 隨著超大規(guī)模集成電路的不斷發(fā)展，不但要求單晶硅的尺寸不斷增加，而且要求所有的雜質濃度能得到精密控制，而懸浮區(qū)熔法無法滿足這些要求，因此，直拉法制備的單晶硅越來越多地被人們所采用。目前市場上的單晶硅絕大部分是采用直拉法制備得到的。 矽/硅晶圓材料（Wafer）　 圓晶是制作矽半導體IC所用之矽晶片，狀似圓形，故稱晶圓。材料是「矽」， IC（Integrated Circuit）工廠用的矽晶片即為矽晶體，因為整片的矽晶片是單一完整的晶體，故又稱為單晶體。但在整體固態(tài)晶體內(nèi)，眾多小晶體的方向不相，則為復晶體（或多晶體）。生成單晶體或多晶體與晶體生長時的溫度，速率與雜質都有關系。 生長硅單晶爐示意圖 1.2.1 集成電路加工過程簡介一、硅片制備（切、磨、拋） *圓片（Wafer）尺寸與襯底厚度： 3— 0.4mm 5— 0.625mm 4— 0.525mm 6— 0.75mm 硅片的大部分用于機械支撐。 二、前部工序 晶圓處理制程 晶圓處理制程之主要工作為在硅晶圓上制作電路與電子元件（如電晶體管、電容器、邏輯門等），為上述各制程中所需技術最復雜且資金投入最多的過程 ，以微處理器（Microprocessor）為例，其所需處理步驟可達數(shù)百道，而其所需加工機臺先進且昂貴，動輒數(shù)千萬一臺，其所需制造環(huán)境為為一溫度、濕度與 含塵（Particle）均需控制的無塵室/超凈間（Clean-Room），雖然詳細的處理程序是隨著產(chǎn)品種類與所使用的技術有關；不過其基本處理步驟通常是晶圓先經(jīng)過適當?shù)那逑矗–leaning）之後，接著進行氧化（Oxidation）及沉積，最後進行顯影、蝕刻及離子注入等反覆步驟，以完成晶圓上電路的加工與制作。前部工序的主要工藝 晶圓處理制程（Wafer Fabrication；簡稱 Wafer Fab） 1. 圖形轉換：將設計在掩膜版(類似于照相底片)上的圖形轉移到半導體單晶片上 2. 摻雜：根據(jù)設計的需要，將各種雜質摻雜在需要的位置上，形成晶體管、接觸等 3. 制膜：制作各種材料的薄膜集成電路工藝圖形轉換：光刻：接觸光刻、接近光刻、投影光刻、電子束光刻刻蝕：干法刻蝕、濕法刻蝕摻雜：離子注入 退火擴散制膜：氧化：干氧氧化、濕氧氧化等 CVD：APCVD、LPCVD、PECVD PVD：蒸發(fā)、濺射 三、后部封裝 （在另外廠房）（1）背面減薄（2）劃片、掰片（3）粘片（4）壓焊：金絲球焊（5）切筋（6）整形（7）封裝（8）沾錫：保證管腳的電學接觸（9）老化（10）成測（11）打字、包裝 設計與工藝制造之間的接口是版圖。什么是版圖？它是一組相互套合的圖形，各層版圖相應于不同的工藝步驟，每一層版圖用不同的圖案來表示。版圖與所采用的制備工藝緊密相關。 在計算機及其VLSI設計系統(tǒng)上設計完成的集成電路版圖還只是一些圖像或(和)數(shù)據(jù)，在將設計結果送到工藝線上實驗時，還必須經(jīng)過一個重要的中間環(huán)節(jié)：制版。所以，在介紹基本的集成電路加工工藝之前，先簡要地介紹集成電路加工的掩模(Masks)及其制造。 通常我們看到的器件版圖是一組復合圖，這個復合圖實際上是由若干個分層圖形疊合而成，這個過程和印刷技術中的套印技術非常相像。 制版的目的就是產(chǎn)生一套分層的版圖掩模，為將來進行圖形轉移，即將設計的版圖轉移到硅片上去做準備。 制版是通過圖形發(fā)生器完成圖形的縮小和重復。在設計完成集成電路的版圖以后，設計者得到的是一組標準的制版數(shù)據(jù)，將這組數(shù)據(jù)傳送給圖形發(fā)生器(一種制版設備)，圖形發(fā)生器（PG-pattern generator）根據(jù)數(shù)據(jù)，將設計的版圖結果分層的轉移到掩模版上(掩模版為涂有感光材料的優(yōu)質玻璃板)，這個過程叫初縮。 1.2.2 圖形轉換（光刻與刻蝕工藝） 光刻是加工集成電路微圖形結構的關鍵工藝技術，通常，光刻次數(shù)越多，就意味著工藝越復雜。另—方面，光刻所能加工的線條越細，意味著工藝線水平越高。光刻工藝是完成在整個硅片上進行開窗的工作。 光刻技術類似于照片的印相技術，所不同的是，相紙上有感光材料，而硅片上的感光材料--光刻膠是通過旋涂技術在工藝中后加工的。光刻掩模相當于照相底片，一定的波長的光線通過這個“底片”，在光刻膠上形成與掩模版（光罩）圖形相反的感光區(qū)，然后進行顯影、定影、堅膜等步驟，在光刻膠膜上有的區(qū)域被溶解掉，有的區(qū)域保留下來，形成了版圖圖形。 光刻是集成電路制造過程中最復雜和最關鍵的工藝之一。光刻工藝利用光敏的抗蝕涂層(光刻膠)發(fā)生光化學反應，結合刻蝕的方法把掩膜版圖形復制到圓硅片上，為后序的摻雜、薄膜等工藝做好準備。在芯片的制造過程中，會多次反復使用光刻工藝�，F(xiàn)在，為了制造電子器件要采用多達24次光刻和多于250次的單獨工藝步驟，使得芯片生產(chǎn)時間長達一個月之久。目前光刻已占到總的制造成本的1/3以上，并且還在繼續(xù)提高。 光刻 (Photolithography & Etching) 過程如下： 1．打底膜（HMDS--粘附促進劑） 2. 涂光刻膠 3. 前烘 4．對版曝光 5．顯影 6. 堅膜 7．刻蝕：采用干法刻蝕（Dry Etching） 8．去膠：化學方法及干法去膠 (1)丙酮中，然后用無水乙醇 (2)發(fā)煙硝酸 (3)等離子體的干法刻蝕技術 光刻三要素：光刻膠、掩膜版和光刻機光刻膠又叫光致抗蝕劑，它是由光敏化合物、基體樹脂和有機溶劑等混合而成的膠狀液體光刻膠受到特定波長光線的作用后，導致其化學結構發(fā)生變化，使光刻膠在某種特定溶液中的溶解特性改變正膠：分辨率高，在超大規(guī)模集成電路工藝中，一般只采用正膠負膠：分辨率差，適于加工線寬≥3m的線條 幾種常見的光刻方法接觸式光刻、接近式曝光、投影式曝光 圖形刻蝕技術 (Etching Technology) 雖然，光刻和刻蝕是兩個不同的加工工藝，但因為這兩個工藝只有連續(xù)進行，才能完成真正意義上的圖形轉移。在工藝線上，這兩個工藝是放在同一工序，因此，有時也將這兩個工藝步驟統(tǒng)稱為光刻。 濕法刻蝕：利用液態(tài)化學試劑或溶液通過化學反應進行刻蝕的方法。 干法刻蝕：主要指利用低壓放電產(chǎn)生的等離子體中的離子或游離基(處于激發(fā)態(tài)的分子、原子及各種原子基團等)與材料發(fā)生化學反應或通過轟擊等物理作用而達到刻蝕的目的。 干法刻蝕是用等離子體進行薄膜刻蝕的技術。它是硅片表面物理和化學兩種過程平衡的結果。在半導體刻蝕工藝中，存在著兩個極端：離子銑是一種純物理刻蝕，可以做到各向異性刻蝕，但不能進行選擇性刻蝕；而濕法刻蝕如前面所述則恰恰相反。人們對這兩種極端過程進行折中，得到目前廣泛應用的一些干法刻蝕技術。例如；反應離子刻蝕(RIE --Reactive Ion Etching)和高密度等離子體刻蝕(HDP)。這些工藝都具有各向異性刻蝕和選擇性刻蝕的特點。反應離子刻蝕通過活性離子對襯底的物理轟擊和化學反應雙重作用刻蝕。具有濺射刻蝕和等離子刻蝕兩者的優(yōu)點，同時兼有各向異性和選擇性好的優(yōu)點。目前，RIE已成為VLSI工藝中應用最廣泛的主流刻蝕技術。 摻雜：將需要的雜質摻入特定的半導體區(qū)域中，以達到改變半導體電學性質，形成PN結、電阻、歐姆接觸磷(P)、砷(As) — N型硅硼(B) — P型硅摻雜工藝：擴散、離子注入擴 散替位式擴散：雜質離子占據(jù)硅原子的位： Ⅲ、Ⅴ族元素一般要在很高的溫度(950～1280℃)下進行，橫向擴散嚴重。但對設備的要求相對較低。磷、硼、砷等在二氧化硅層中的擴散系數(shù)均遠小于在硅中的擴散系數(shù)，可以利用氧化層作為雜質擴散的掩蔽層間隙式擴散：雜質離子位于晶格間隙： Na、K、Fe、Cu、Au 等元素擴散系數(shù)要比替位式擴散大6～7個數(shù)量級（絕對不許用手摸硅片—防止Na+沾污。） 離子注入 離子注入是另一種摻雜技術，離子注入摻雜也分為兩個步驟：離子注入和退火再分布。離子注入是通過高能離子束轟擊硅片表面，在摻雜窗口處，雜質離子被注入硅本體，在其他部位，雜質離子被硅表面的保護層屏蔽，完成選擇摻雜的過程。進入硅中的雜質離子在一定的位置形成一定的分布。通常，離子注入的深度(平均射程)較淺且濃度較大，必須重新使它們再分布。摻雜深度由注入雜質離子的能量和質量決定，摻雜濃度由注入雜質離子的數(shù)目(劑量)決定。 同時，由于高能粒子的撞擊，導致硅結構的晶格發(fā)生損傷。為恢復晶格損傷，在離子注入后要進行退火處理，根據(jù)注入的雜質數(shù)量不同，退火溫度在450℃~950℃之間，摻雜濃度大則退火溫度高，反之則低。在退火的同時，摻入的雜質同時向硅體內(nèi)進行再分布，如果需要，還要進行后續(xù)的高溫處理以獲得所需的結深和分布。 離子注入技術以其摻雜濃度控制精確、位置準確等優(yōu)點，正在取代熱擴散摻雜技術，成為VLSI工藝流程中摻雜的主要技術。 離子注入 的優(yōu)點： 摻雜的均勻性好 溫度低：可小于600℃ 可以精確控制雜質分布 可以注入各種各樣的元素 橫向擴展比擴散要小得多 可以對化合物半導體進行摻雜 離子注入技術在IC制造中的應用 隨著離子注入技術的發(fā)展，它的應用也越來越廣泛，尤其是在集成電路中的應用發(fā)展最快。由于離子注入技術具有很好可控性和重復性，這樣設計者就可根據(jù)電路或器件參數(shù)的要求，設計出理想的雜質分布，并用離子注入技術實現(xiàn)這種分布。 離子注入技術在IC制造中的應用 1) 對MOS晶體管閾值電壓的控制 2)自對準金屬柵結構 3)離子注入在CMOS結構中的應用 退火 退火：也叫熱處理，集成電路工藝中所有的在氮氣等不活潑氣氛中進行的熱處理過程都可以稱為退火。根據(jù)注入的雜質數(shù)量不同，退火溫度一般在450~950℃之間。 激活雜質：使不在晶格位置上的離子運動到晶格位置，以便具有電活性，產(chǎn)生自由載流子，起到激活雜質的作用消除損傷 退火方式：爐退火，可能產(chǎn)生橫向擴散！快速退火：脈沖激光法、掃描電子束、連續(xù)波激光、非相干寬帶頻光源(如鹵光燈、電弧燈、石墨加熱器、紅外設備等) 1.2.4 制膜 （制作各種材料的薄膜）氧化：制備SiO2層 SiO2的性質及其作用 SiO2是一種十分理想的電絕緣材料，它的化學性質非常穩(wěn)定，室溫下它只與氫氟酸發(fā)生化學反應 二氧化硅層的主要作用 ①在MOS電路中作為MOS器件的絕緣柵介質，是MOS器件的組成部分 ②擴散時的掩蔽層，離子注入的(有時與光刻膠、Si3N4層一起使用)阻擋層 ③作為集成電路的隔離介質材料 ④作為電容器的絕緣介質材料 ⑤作為多層金屬互連層之間的介質材料 ⑥作為對器件和電路進行鈍化的鈍化層材料 在表面已有了二氧化硅后，由于這層已生成的二氧化硅對氧的阻礙，氧化的速度是逐漸降低的。由于硅和二氧化硅的晶格尺寸的差異，每生長1μm的二氧化硅，約需消耗0.44μm的硅。 氧化工藝是一種熱處理工藝。在集成電路制造技術中，熱處理工藝除了氧化工藝外，還包括前面介紹的退火工藝、再分布工藝，以及回流工藝等。回流工藝是利用摻磷的二氧化硅在高溫下易流動的特性，來減緩芯片表面的臺階陡度，減小金屬引線的斷條情況。 SiO2的制備方法熱氧化法干氧氧化水蒸汽氧化濕氧氧化干氧－濕氧－干氧(簡稱干濕干)氧化法氫氧合成氧化化學氣相淀積法熱分解淀積法濺射法 干法氧化通常用來形成柵極二氧化硅膜，要求薄、界面能級和固定電荷密度低的薄膜。干法氧化成膜速度慢于濕法。濕法氧化通常用來形成作為器件隔離用的比較厚的二氧化硅膜。氧化反應時，Si 表面向深層移動，距離為SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。SiO2膜為透明，通過光干涉來估計膜的厚度。這種干涉色的周期約為200nm，如果預告知道是幾次干涉，就能正確估計。 CVD與PVD 化學氣相淀積(Chemical Vapor Deposition) 是通過氣態(tài)物質的化學反應在襯底上淀積一層薄膜材料的過程 CVD技術特點：具有淀積溫度低、薄膜成分和厚度易于控制、均勻性和重復性好、臺階覆蓋優(yōu)良、適用范圍廣、設備簡單等一系列優(yōu)點 CVD方法幾乎可以淀積集成電路工藝中所需要的各種薄膜，例如摻雜或不摻雜的SiO2、多晶硅、非晶硅、氮化硅、金屬(鎢、鉬)等 常用的CVD技術有： (1) 常壓化學氣相淀積（APCVD）； (2) 低壓化學氣相淀積（LPCVD）； (3) 等離子增強化學氣相淀積（PECVD）較為常見的CVD薄膜包括有： 二氧化硅（通常直接稱為氧化層） 氮化硅 多晶硅 難熔金屬與這類金屬之其硅化物 金屬CVD 由于LPCVD具有諸多優(yōu)點，因此它為金屬淀積提供了另一種選擇。金屬化學氣相淀積是一個全新的氣相淀積的方法，利用化學氣相淀積的臺階覆蓋能力好的優(yōu)點，可以實現(xiàn)高密度互聯(lián)的制作。利用LPCVD淀積鎢來填充通孔。溫度約300℃。這可以和淀積鋁膜工藝相適應。金屬進入接觸孔時臺階覆蓋是人們最關心的問題之一，尤其是對深亞微米器件，濺射淀積金屬薄膜對不斷增加的高縱橫比結構的臺階覆蓋變得越來越困難。在舊的工藝中，為了保證金屬覆蓋在接觸孔上，刻蝕工藝期間必須小心地將側壁刻成斜坡，這樣金屬布線時出現(xiàn)“釘頭”(見圖)。“釘頭”將顯著降低布線密度。如果用金屬CVD，就可以避免“釘頭”的出現(xiàn)，從而布線密度得到提高。鎢是當前最流行的金屬CVD材料。 鎢作為阻擋層金屬，它的淀積可以通過硅與六氟化鎢（WF6）氣體進行反應。其反應式為： 2WF6+3Si2→2W+3SiF4 外延生長法(epitaxial growth) 外延生長法(epitaxial growth)能生長出和單晶襯底的原子排列同樣的單晶薄膜。在雙極型集成電路中，為了將襯底和器件區(qū)域隔離(電絕緣)，在P型襯底上外延生長N型單晶硅層。在MOS集成電路中也廣泛使用外延生長法，以便容易地控制器件的尺寸，達到器件的精細化。此時，用外延生長法外延一層雜質濃度低(約10~15 cm-3)的供形成的單晶層、襯底則為高濃度的基片，以降低電阻，達到基極電位穩(wěn)定的目的。外延生長法可以在平面或非平面襯底生長、能獲得十分完善的結構。外延生長法可以進行摻雜，形成n-和p-型層，設備為通用外延生長設備，生長溫度為300 ℃~900 ℃，生長速率為0.2μm-2μm/min，厚度0.5μm-100μm，外延層的外貌決定于結晶條件，并直接獲得具有絨面結構表面外延層。生長有外延層的晶體片叫做外延片 多晶硅的化學汽相淀積：利用多晶硅替代金屬鋁作為MOS器件的柵極是MOS集成電路技術的重大突破之一，它比利用金屬鋁作為柵極的MOS器件性能得到很大提高，而且采用多晶硅柵技術可以實現(xiàn)源漏區(qū)自對準離子注入，使MOS集成電路的集成度得到很大提高。 氮化硅的化學汽相淀積：中等溫度(780～820℃)的LPCVD或低溫(300℃) PECVD方法淀積 淀積多晶硅 淀積多晶硅一般采用化學汽相淀積（LPCVD）的方法。利用化學反應在硅片上生長多晶硅薄膜。適當控制壓力、溫度并引入反應的蒸汽，經(jīng)過足夠長的時間，便可在硅表面淀積一層高純度的多晶硅。 淀積PGS與淀積多晶硅相似，只是用不同的化學反應過程，這里不一一介紹了。 在集成電路工藝中，通過CVD技術淀積的薄膜有重要的用途。例如，氮化硅薄膜可以用做場氧化(一種很厚的氧化層，位于芯片上不做晶體管、電極接觸的區(qū)域，稱為場區(qū))的屏蔽層。因為氧原子極難通過氮化硅到達硅，所以，在氮化硅的保護下，氮化硅下面的硅不會被氧化。又如外延生長的單晶硅，是集成電路中常用的襯底材料。眾所周知的多晶硅則是硅柵MOS器件的柵材料和短引線材料。物理氣相淀積（PVD） PVD主要是一種物理制程而非化學制程。此技術一般使用氬等鈍氣體，在高真空中將氬離子加速以撞擊濺鍍靶材后，可將靶材原子一個個濺擊出來，并使被濺擊出來的材質（通常為鋁、鈦或其合金）如雪片般沉積在晶圓表面�！�PVD以真空、濺射、離子化或離子束等方法使純金屬揮發(fā)，與碳化氫、氮氣等氣體作用，加熱至400～600℃（約1～3小時）後，蒸鍍碳化物、氮化物、氧化物及硼化物等1～10μm厚之微細粒狀薄膜。 　PVD可分為三種技術： (1)蒸鍍（Evaporation）； (2)分子束外延成長（Molecular Beam Epitaxy MBE）； (3)濺鍍（Sputter） PVD技術有兩種基本工藝：蒸鍍法和濺鍍法。前者是通過把被蒸鍍物質(如鋁)加熱，利用被蒸鍍物質在高溫下(接近物質的熔點)的飽和蒸氣壓，來進行薄膜沉積；后者是利用等離子體中的離子，對被濺鍍物質電極進行轟擊，使氣相等離子體內(nèi)具有被濺鍍物質的粒子，這些粒子沉積到硅表面形成薄膜。在集成電路中應用的許多金屬或合金材料都可通過蒸鍍或濺鍍的方法制造。 淀積鋁也稱為金屬化工藝，它是在真空設備中進行的。在硅片的表面形成一層鋁膜。 銅制程技術 在傳統(tǒng)鋁金屬導線無法突破瓶頸之情況下，經(jīng)過多年的研究發(fā)展，銅導線已經(jīng)開始成為半導體材料的主流，由于銅的電阻值比鋁還小，因此可在較小的面積上承載較大的電流，讓廠商得以生產(chǎn)速度更快、電路更密集，且效能可提升約30~40％的芯片。亦由于銅的抗電子遷移能力比鋁好，因此可減輕其電移作用，提高芯片的可靠度。在半導體制程設備供貨商中，只有應用材料公司能提供完整的銅制程全方位解決方案與技術，包括薄膜沉積、蝕刻、電化學電鍍及化學機械研磨CMP等。 AMD最新推出的“雷鳥”系列CPU，全面采用了銅制造技術，有效的提高了CPU性能，并降低了CPU生產(chǎn)成本。      所謂銅技術實際上是采用銅這種優(yōu)良的導體來代替鋁用于集成電路中晶體管間的互聯(lián)，從而可以在相同條件下減少約40％的功耗，并能輕易實現(xiàn)更快的主頻。比如IBM公司為蘋果公司的新型iBook提供經(jīng)過特殊設計的銅工藝芯片，這種耗能很低的芯片可以使iBook能夠用一塊電池工作一整天。 銅技術的優(yōu)勢主要表現(xiàn)在以下幾個方面：     一是銅的導電性能優(yōu)于現(xiàn)在普遍應用的鋁，而且銅的電阻小，發(fā)熱量小，從而可以保證處理器在更大范圍內(nèi)的可靠性；      其二采用0.13mm以下及銅工藝芯片制造技術將有效提高芯片的工作頻率；并能減小現(xiàn)有管芯的體積。不過銅技術的專利絕大多數(shù)掌握在IBM和Motorola公司手中，而非一項公開的技術，所以Intel認為銅技術只有在0.13mm以下的生產(chǎn)工藝中才能產(chǎn)生效益，計劃在1GHz以上的CPU中才采用該技術。 化 學 機 械 研拋光 技 術 化學機械研磨技術（化學機械拋光， CMP）兼具有研磨性物質的機械式研磨與酸堿溶液的化學式研磨兩種作用，可以使晶圓表面達到全面性的平坦化，以利后續(xù)薄膜沉積之進行。 在CMP制程的硬設備中，研磨頭被用來將晶圓壓在研磨墊上并帶動晶圓旋轉，至于研磨墊則以相反的方向旋轉。在進行研磨時，由研磨顆粒所構成的研漿會被置于晶圓與研磨墊間。影響CMP制程的變量包括有：研磨頭所施的壓力與晶圓的平坦度、晶圓與研磨墊的旋轉速度、研漿與研磨顆粒的化學成份、溫度、以及研磨墊的材質與磨損性等等。 鈍化工藝 在集成電路制作好以后，為了防制外部雜質，如潮氣、腐蝕性氣體、灰塵侵入硅片，通常在硅片表面加上一層保護膜，稱為鈍化。 目前，廣泛采用的是氮化硅做保護膜，其加工過程是在450°C以下的低溫中，利用高頻放電，使 和 氣體分解，從而形成氮化硅而落在硅片上。 晶圓針測制程 經(jīng)過Wafer Fab之制程後，晶圓上即形成一格格的小格 ，我們稱之為晶方或是晶粒/芯片（Die/chip），在一般情形下，同一片晶圓上皆制作相同的晶片，但是也有可能在同一片晶圓 上制作不同規(guī)格的產(chǎn)品；這些晶圓必須通過晶片允收測試，晶粒將會一一經(jīng)過針測（Probe）儀器（多探針測試臺）以測試其電氣特性，而不合格的的晶粒將會被標上記號（Ink Dot），此程序即 稱之為晶圓針測制程（Wafer Probe）。然後晶圓將依晶粒為單位分割成一粒粒獨立的晶粒 1.3 集成電路生產(chǎn)線 集成電路生產(chǎn)線(IC production Line)是實現(xiàn)IC制造的整體環(huán)境，由凈化廠房、工藝流水線和保證系統(tǒng)(供電、純水、氣體純化和試劑組成。IC發(fā)展到VLSI后，加工特征尺寸達到亞微米級，集成度上升到106以上，從而對各道工藝環(huán)節(jié)和制造環(huán)境的顆粒和微污染控制都很嚴格，IC生產(chǎn)線把相關的工藝設備視為一個整體，在群體內(nèi)實現(xiàn)高度的自動控制，井保證相應的凈化條件。硅片在群體間由機器人或機械手傳遞，整個生產(chǎn)過程實現(xiàn)了無紙化、在線質量檢測、統(tǒng)計分析以及信息的實時管理。 1. IC生產(chǎn)線模式 IC生產(chǎn)線主要有兩種模式：大批量生產(chǎn)線與標準工藝生產(chǎn)線。 1). 集成電路大批量生產(chǎn)線(IC Mass Production Line) 這是一種傳統(tǒng)的IC生產(chǎn)線。其功能是大批量生產(chǎn)單品種(或品種系列)通用IC如各種DRAM生產(chǎn)線等。其產(chǎn)品由廠方自己設計，并對產(chǎn)品的最終性能負責。這種生產(chǎn)線的產(chǎn)品質量穩(wěn)定、成本低廉，但缺乏柔性。其年投片量通常達到10萬片以上(相應的年電路產(chǎn)量為幾千萬塊，乃至幾億塊)，才能達到經(jīng)濟生產(chǎn)規(guī)模而具有國際市場競爭力。 建立這樣一條生產(chǎn)線的資金已由數(shù)千萬美元上升到數(shù)億(10億以上)美元，生產(chǎn)運行費也相應增加，而產(chǎn)品的單位功能價格卻繼續(xù)大幅度下降。 2). 標準工藝加工線 (Foundry) Foundry引入IC后，通常稱之為晶園代工線，它是用來制造用戶特定設計的ASIC的一種方式，它運用成熟的標準工藝為多方用戶服務，既保證有符合技術規(guī)范要求的性能，又保證有相當高的成品率，還要按照用戶選擇，提供輔助性的服務，包括設計程序、試驗和封裝等。 通常使用方要首先通過Foundry的說明書，了解不同工藝的設計規(guī)則和指標，然后以一定的數(shù)據(jù)形式提供文件。Foundry工程師們采用一定的軟件，將電路文件換成制版用數(shù)據(jù)。 另一方面，具有設計專長的系統(tǒng)公司，也可以按照Foundry的FET模型和版圖設計規(guī)則來設計IC。 2. 標準加工線用戶 Foundry的用戶可分成三種主要類型：整機廠家、IC設計公司和IC芯片制造專業(yè)公司。各類用戶的表現(xiàn)特征如下表所示。 Foundry的出現(xiàn)，是IC設計公司賴于生存和發(fā)展的基礎。也有相一些IC專業(yè)制造廠家利用別家的Foundry生產(chǎn)自己主導產(chǎn)品的配套產(chǎn)品。下面介紹Foundry的實例(TSM公司)。其投資及加工能力見下表。TSMC公司標準加工線投資及加工能力 目前，許多半導體制造工廠面臨一些嚴峻的挑戰(zhàn)：一是建廠投資問題，由于建廠投資資金比投資工廠的收入增長更快，許多公司難以負擔，特別是新一代更昂貴和風險更大，也減緩了技術革新的進程；二是投資回報周期問題，因為半導體市場的競爭很大部分取決于產(chǎn)品研制時間；三是產(chǎn)品的多品種和小批量問題，這必然增加了產(chǎn)品的成本。 3. 模擬工廠 由于傳統(tǒng)的大批量生產(chǎn)的方式不能適應小批量、多品種、短周期經(jīng)濟生產(chǎn)的要求，許多半導體廠家、大學和研究部門都在為半導體制造的柔性化和計算機集成制造(CIM)控制開辟新的途徑，因此，模擬工廠、可編程工廠等應運而生。 1)．模擬工廠 它是以各種不同層次的計算機模擬(例如：工藝、設備、器件、電路及生產(chǎn)線)為基礎來完成工廠中設計和制造加工的快速產(chǎn)生試樣的軟件環(huán)境。它們可以被用來設計工藝流程、評估工藝的可能性，使工廠生產(chǎn)率達到最佳化，預測產(chǎn)品的出廠時間，另外還有許多其他功能。 2)．可編程工廠 它基本上是用計算機控制的設備來裝備柔性化工廠，可用各種軟件對工藝、設備和生產(chǎn)操作程序進行快速編程和重新組合�？删幊坦�廠的基礎就是廣泛應用CIMS(計算機集成制造系統(tǒng))的新一代柔性多功能設備。這種設備能一次快速處理一個半導體晶片，就地完成多個工藝步驟，單片處理也便于實現(xiàn)現(xiàn)場和實時監(jiān)控。這種工藝設備是模塊式的，具有普通的機械和電子接口，模塊化和標準化的設備可減少技術升級所必需的設備數(shù)量和資金。而CIMS可用來制定規(guī)范、進行監(jiān)控和信息管理，它能在時間和可靠性兩者之間進行折衷，并可安排和跟蹤工廠中同時運行的許多不同產(chǎn)品，使工廠的設備利用率最大。 3)．柔性制造技術 指的是具有對生產(chǎn)條件變化或新環(huán)境及時作出響應能力的生產(chǎn)過程。其柔性主要表現(xiàn)在：①生產(chǎn)設備的零件、部件可根據(jù)所加工產(chǎn)品的需求變換；②對加工產(chǎn)品的批量可平衡地作出重大而迅速的調整；③可對加工產(chǎn)品的性能參數(shù)作出迅速變換井及時投入生產(chǎn)；④可迅速而有效地綜合應用新技術；⑤對用戶、貿(mào)易伙伴和供應商的需求變化迅速作出反應。 1.4 集成電路封裝 1.4.1 集成電路封裝工藝流程 1.4.2 封裝的作用 1.4.3 封裝類型 1.4.4 如何選擇封裝形式 1.4.1集成電路封裝工藝流程 1.4.2 封裝的作用 封裝是集成電路制造中的一項關鍵工藝。是為了制造出所生產(chǎn)的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。 典型的封裝過程(雙列直插式)見圖5(a)。它是先從硅片上切割得到芯片(稱為劃片)，再將合格的芯片粘接在底座的基板上，用引線鍵合技術(wire bonding)將芯片上的壓焊塊與引腳端口連接起來(稱為組裝)，然后塑料或陶瓷封裝技術將芯片包裝或密封起來形成外殼(稱為包封)，使集成電路能在各種環(huán)境和工作條件下穩(wěn)定、可靠地工作。陶瓷封裝和塑料封裝后的示意圖見圖5(b)、(c)。 半導體制造過程 後段（Back End） ---后工序 封裝（Packaging）：IC封裝依使用材料可分為陶瓷（ceramic）及塑膠（plastic）兩種，而目前商業(yè)應用上則以塑膠構裝為主。以塑膠構裝中打線接合為例，其步驟依序為晶片切割（die saw）、黏晶（die mount / die bond）、銲線/壓焊（wire bond）、封膠（mold）、剪切/成形（trim / form）、印字（mark）、電鍍（plating）及檢驗（inspection）等。 測試制程（Initial Test and Final Test） 1. 晶片切割/劃片（Die Saw） 2. 粘晶/粘片（Die Bond） 粘晶之目的乃將一顆顆之晶粒置於導線架上並以銀膠（epoxy）粘著固定。粘晶完成後之導線架則經(jīng)由傳輸設 備送至彈匣/片盒（magazine）內(nèi)，以送至下一制程進行銲線/壓焊。 3. 銲線（Wire Bond） IC封裝製程（Packaging）則是利用塑膠或陶瓷包裝晶粒與配線以成集成電路（Integrated Circuit；簡稱IC），此製程的目的是為了製造出所生產(chǎn)的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。最後整個集成電路的周圍會向外拉出引線腳（Pin），稱之為打線，作為與外界電路板連接之用。 4. 封膠（Mold） 封膠之主要目的為防止?jié)駳庥赏獠壳秩搿⒁詸C械方式支持導線、內(nèi)部產(chǎn)生熱量之去除及提供能夠手持之形體。其過程為將導線架置於框架上並預熱，再將框架置於壓模機上的構裝模上，再以樹脂充填並待硬化。  5. 剪切/成形（Trim/Form） 剪切之目的為將導線架上構裝完成之晶粒獨立分開，並 把不需要的連接用材料及部份凸出之樹脂切除（dejunk）。成形之目的則是將外引腳壓成各種預先設計好之形狀 ，以便於裝置於電路版上使用。剪切與成形主要由一部沖壓機配上多套不同制程之模具，加上進料及出料機構所組成。 6. 印字（Mark） 印字乃將字體印於構裝完的膠體之上，其目的在於註明 商品之規(guī)格及製造者等資訊。  7. 檢驗（Inspection） 晶片切割之目的為將前製程加工完成之晶圓上一顆顆之 檢驗之目的為確定封裝完成之產(chǎn)品是否合於使用。其中項目包括諸如：外引腳之平整性、共面度、腳距、印字 是否清晰及膠體是否有損傷等的外觀檢驗。  1. 芯片測試（wafer sort） 2. 芯片目檢（die visual） 3. 芯片粘貼測試（die attach） 4. 壓焊強度測試（lead bond strength） 5. 穩(wěn)定性烘焙（stabilization bake） 6. 溫度循環(huán)測試（temperature cycle） 7. 離心測試（constant acceleration） 8. 滲漏測試（leak test） 9. 高低溫電測試 10. 高溫老化（burn-in） 11. 老化后測試（post-burn-in electrical test） 對封裝的要求有以下幾個方面： (1)對芯片起到保護作用，封裝后使芯片不受外界因素的影響而損壞，不因外部條件變化而影響芯片的正常工作； (2)封裝后芯片通過外引出線(或稱引腳)與外部系統(tǒng)有方便和可靠的電連接； (3)將芯片在工作中產(chǎn)生的熱能通過封裝外殼散播出去，從而保證芯片溫度保持在最高額度之下； (4)使芯片與外部系統(tǒng)實現(xiàn)可靠的信號傳輸，保持信號的完整性。 除上述基本要求外，還希望封裝為使用和測試提供標準的引腳節(jié)距，希望封裝材料能與系統(tǒng)(如PCB板)所使用的材料在熱膨脹系數(shù)上相匹配或進行補償?shù)取?隨著集成技術的發(fā)展，如芯片尺寸的加大、工作頻率的提高、使用功率的增大、引腳數(shù)目的增多等，對封裝技術提出了越來越高的要求，特別是電子整機系統(tǒng)的微型化、輕量化和便攜移動化更強烈地要求集成電路的封裝向微小型化、多引腳數(shù)化和低成本發(fā)展。封裝成本已成為一個突出的問題。隨著芯片制造工藝水平和芯片成本串的提高，芯片本身的成本正不斷下降，從而使封裝成本在總制造成本的比重不斷上升，某些產(chǎn)品的封裝成本已超過芯片的制造成本，因而改進封裝技術、提高封裝質量、降低封裝成本、提高封裝成品率己成為降低集成電路總成本的關鍵因素。 1.4.3 封裝類型 封裝有兩大類；一類是通孔插入式封裝(through-hole package)；另一類為表面安裝式封裝(surface mounted package)。每一類中又有多種形式。表l和表2是它們的圖例，英文縮寫、英文全稱和中文譯名。圖6示出了封裝技術在小尺寸和多引腳數(shù)這兩個方向發(fā)展的情況。 DIP是20世紀70年代出現(xiàn)的封裝形式。它能適應當時多數(shù)集成電路工作頻率的要求，制造成本較低，較易實現(xiàn)封裝自動化印測試自動化，因而在相當一段時間內(nèi)在集成電路封裝中占有主導地位。 但DIP的引腳節(jié)距較大(為2.54mm)，并占用PCB板較多的空間，為此出現(xiàn)了SHDIP和SKDIP等改進形式，它們在減小引腳節(jié)距和縮小體積方面作了不少改進，但DIP最大引腳數(shù)難以提高(最大引腳數(shù)為64條)且采用通孔插入方式，因而使它的應用受到很大限制。 為突破引腳數(shù)的限制，20世紀80年代開發(fā)了PGA封裝，雖然它的引腳節(jié)距仍維持在2.54mm或1.77mm，但由于采用底面引出方式，因而引腳數(shù)可高達500條～600條。 隨著表面安裝技術 (surface mounted technology， SMT)的出現(xiàn)，DIP封裝的數(shù)量逐漸下降，表面安裝技術可節(jié)省空間，提高性能，且可放置在印刷電路板的上下兩面上。 SOP應運而生，它的引腳從兩邊引出，且為扁平封裝，引腳可直接焊接在PCB板上，也不再需要插座。它的引腳節(jié)距也從DIP的2.54 mm減小到1.77mm。后來有SSOP和TSOP改進型的出現(xiàn)，但引腳數(shù)仍受到限制。 QFP也是扁平封裝，但它們的引腳是從四邊引出，且為水平直線，其電感較小，可工作在較高頻率。引腳節(jié)距進一步降低到1.00mm，以至0.65 mm和0.5 mm，引腳數(shù)可達500條，因而這種封裝形式受到廣泛歡迎。但在管腳數(shù)要求不高的情況下，SOP以及它的變形SOJ(J型引腳)仍是優(yōu)先選用的封裝形式，也是目前生產(chǎn)最多的一種封裝形式。 為解決單一芯片集成度低和功能不夠完善的問題，把多個高集成度、高性能、高可靠性的芯片，在高密度多層互聯(lián)基板上用SMD技術組成多種多樣的電子模塊系統(tǒng)，從而出現(xiàn)MCM (Multi Chip Model)多芯片模塊系統(tǒng)。MCM是將多個裸芯片直接安裝在單個載體或基板上，再通過高導電金屬將裸芯片之間連接起來，最后用鑄塑或陶瓷包封技術封裝成一個模塊(module)。由于在一個模塊中含有多個芯片，不僅提高廠封裝密度，還由于多個芯片之間的間距減小，布線密度提高，以至整個模塊的性能以及可靠性都有明顯提高(這是與多個獨立的單芯片封裝后再在PCB板上連接起來相比較而言)。 目前MCM封裝技術中有三種形式：MCM-C，MCM-L，MCM-D。MCM-C是利用陶瓷作為襯底，采用厚膜工藝來制作。MCM-L是以層壓有機板形成基板，采用多層線路板制造工藝來制作。MCM-D是以硅器件制造工藝為基礎，通過薄膜淀積技術形成多層互連線和互連之間的多層絕緣層。 二者相比較，MCM-D是最理想的一種，但它的成本較昂貴，因而其推廣應用受到影響。此外，裸芯片的保存、運輸以及裸芯片本身的測試還存在許多技術問題，尚有待進一步解決。 1.4.4 如何選擇封裝形式 對于通用的標準集成電路產(chǎn)品，其封裝類型和形式已由制造商在手冊中說明。但對于ASIC來說，封裝形式的選擇則是ASIC設計中的一個重要組成部分，而且應該在集成電路早期的指標性能設計階段就加以考慮。如果在封裝的選擇上發(fā)生錯誤同樣會導致整個設計的重新修改。 在選擇封裝時需要考慮的問題是： 1.管腳數(shù) 當然所選擇的封裝式其總管腳數(shù)應等于或大于集成電路芯片所需要的引出入端數(shù) (包括輸人，輸出，控制端、電源端、地線端等的總數(shù))。有時設計者只考慮總管腳數(shù)已與所需引出入端數(shù)相等是不夠的，還必須號慮信號、電源、地端口在管殼上所處的方位，因為一個集成電路塊總是要放在印刷電路板上并與其他集成電路塊相連接，各個端口的位置將直接影響印刷電路板的布局布線。 2．腔體的尺寸 一定要有足夠的腔體大小保證裸芯片能夠安裝進去。一個集成電路設計者必須充分了解每種封裝對芯片尺寸的限制，這種限制包括長度和寬度兩個方面。也就是說，如果對某一已完成的芯片沒計，發(fā)現(xiàn)長度方向有足夠的空間，但寬度方向卻不夠，這時需要改變設計或者改選另一種封裝。 3．引腳節(jié)距的尺寸 除了管腳數(shù)、腔體尺寸外還要選擇引腳節(jié)距的尺寸。因為同樣一個24條腳的DIP封裝，其節(jié)距有2.54 mm和1.77 mm兩種，不同的節(jié)距會使總的封裝尺寸不同。因此，集成電路設計者應畫出封裝的外形尺寸圖作為提供給用戶的完整性能手冊的一部分。 4．封裝高度 有些封裝有普通型、薄型和超薄型之分。當然只有在特殊需要即厚度空間受到限制時才選擇較薄的封裝形式，因為這會帶來成本的提高。 5．安裝類型的選擇 選擇通孔插入式還是表面安裝式是首先要決定的問題，因為兩種安裝技術很不相同，當然表面安裝式會節(jié)約印刷電路板的面積，但在技術上也帶來一些新的問題。引腳的平面一致性不夠時會使有的引腳不同時接觸到焊接表面因而造成虛焊等問題。如果采用有底座方式，則應考慮底座的代價和它的尺寸大小和高度。 6．散熱性能和條件 在了解封裝供應商給出的熱阻值后，應計算出芯片可能達到的最高溫度，計算時應先確定最壞的外界環(huán)境溫度。對于密封或敞開、有無通風等不同情況，外界環(huán)境溫度會有明顯的差別。同時還要考慮周圍是否有耗散熱量大的器件如大電流輸出晶體管、電壓調整器等，如有，則局部區(qū)域的溫度會顯著高于平均的環(huán)境溫度。如果考慮采用散熱片幫助散熱，則應考慮散熱片的重量、高度以及如何固定在印刷電路板上使散熱最為有效等問題。 上述問題都會直接影響封裝成本，而封裝成本是ASIC設計者必須慎重加以考慮的。 1.5 集成電路工藝小結前工序圖形轉換技術：主要包括光刻、刻蝕等技術薄膜制備技術：主要包括外延、氧化、化學氣相淀積、物理氣相淀積(如濺射、蒸發(fā)) 等摻雜技術：主要包括擴散和離子注入等技術 后工序劃片封裝測試老化篩選 1.6 集成電路的基本制造工藝 流程（本節(jié)編號及插圖編號同教材第1章） 1.1 雙極集成電路的基本制造工藝 1.1.1 典型的雙極集成電路工藝 pn結隔離與介質隔離 1.1.2 雙極集成電路中元件的形成過程和元件結構 PN結隔離的制造工藝 （a） P-Si襯底（b）氧化（c）光刻掩模1 （d）腐蝕（e）N+埋層擴散（f）外延及氧化 （g）光刻掩模2（i）P+隔離擴散及氧化在隔離島上制作NPN型管的工藝流程及剖面圖 雙極集成電路中元件的形成過程和元件結構 由典型的PN結隔離的摻金TTL電路工藝制作的集成電路中的晶體管的剖面圖如圖1所示，它基本上由表面圖形(由光刻掩模決定)和雜質濃度分布決定。下面結合主要工藝流程來介紹雙極型集成電路中元器件的形成過程及其結構。典型的PN結隔離的摻金TTL電路工藝流程圖 1.襯底選擇 2. 第一次光刻—N+埋層擴散孔 3. 外延層淀積第二次光刻—P+隔離擴散孔第三次光刻—P型基區(qū)擴散孔第四次光刻—N+發(fā)射區(qū)擴散孔第五次光刻—引線接觸孔第六次光刻—金屬化內(nèi)連線：反刻鋁 1.2 MOS集成電路的基本制造工藝 1.2.1 N溝硅柵E/D MOS集成電路工藝 1.2.2 CMOS集成電路工藝 體硅CMOS工藝設計中阱工藝的選擇 (p.7) (1) p阱工藝 實現(xiàn)CMOS電路的工藝技術有多種。CMOS是在PMOS工藝技術基礎上于1963年 發(fā)展起來的，因此采用在n型襯底上的p阱制備NMOS器件是很自然的選擇。由于氧化層中正電荷的作用以及負的金屬(鋁)柵與襯底的功函數(shù)差，使得在沒有溝道離子注入技術的條件下，制備低閾值電壓(絕對值)的PMOS器件和增強型NMOS器件相當困難。于是，采用輕摻雜的n型襯底制備PMOS器件，采用較高摻雜濃度擴散的p阱做NMOS器件，在當時成為最佳的工藝組合。 考慮到空穴的遷移率比電子遷移率要低近2倍多，且遷移率的數(shù)值是摻雜濃度的函數(shù)(輕摻雜襯底的載流子遷移率較高)。因此，采用p阱工藝有利于CMOS電路中兩種類型器件的性能匹配，而尺寸差別較小。p阱CMOS經(jīng)過多年的發(fā)展，已成為成熟的主要的CMOS工藝。與NMOS工藝技術一樣，它采用了硅柵、 等平面和全離子注入技術。 (2) n阱工藝 為了實現(xiàn)與LSI的主流工藝增強型/耗層型(E/D)的完全兼容，n阱CMOS工藝得到了重視和發(fā)展。它采用E/D NMOS的相同的p型襯底材料制備NMOS器件，采用離子注入形成的n阱制備PMOS器件，采用溝道離子注入調整兩種溝遭器件的閾值電壓。 n阱CMOS工藝與p阱CMOS工藝相比有許多明顯的優(yōu)點。首先是與E/D NMOS工藝完全兼容，因此，可以直接利用已經(jīng)高度發(fā)展的NMOS工藝技術；其次是制備在輕摻雜襯底上的NMOS的性能得到了最佳化--保持了高的電子遷移率，低的體效應系數(shù)，低的n+結的寄生電容，降低了漏結勢壘區(qū)的電場強度，從而降低了電子碰撞電離所產(chǎn)生的電流等。這個優(yōu)點對動態(tài)CMOS電路，如時鐘CMOS電路，多米諾電路等的性能改進尤其明顯。 這是因為在這些動態(tài)電路中僅采用很少數(shù)目的PMOS器件，大多數(shù)器件是NMOS型。另外由于電子遷移率較高，因而n阱的寄生電阻較低；碰撞電離的主要來源—電子碰撞電離所產(chǎn)生的襯底電流，在n阱CMOS中通過較低寄生電阻的襯底流走。而在p阱CMOS中通過p阱較高的橫向電阻泄放，故產(chǎn)生的寄生襯底電壓在n阱CMOS中比p阱要小。在n阱CMOS中寄生的縱向雙極型晶體管是PNP型，其發(fā)射極電流增益較低，n阱CMOS結構中產(chǎn)生可控硅鎖定效應的幾率較p阱為低。由于n阱CMOS的結構的工藝步驟較p阱CMOS簡化，也有利于提高集成密度．例如由于磷在場氧化時，在n阱表面的分凝效應，就可以取消對PMOS的場注入和隔離環(huán)。 雜質分凝的概念： 雜質在固體-液體界面上的分凝作用 ~ 再結晶層中雜質的含量決定于固溶度 → 制造合金結（突變結）； 雜質在固體-固體界面上也存在分凝作用 ~ 例如，對Si/SiO2界面：硼的分凝系數(shù)約為3/10，磷的分凝系數(shù)約為10/1；這就是說，摻硼的Si經(jīng)過熱氧化以后， Si表面的硼濃度將減小，而摻磷的Si經(jīng)過熱氧化以后， Si表面的磷濃度將增高）。 n阱CMOS基本結構中含有許多性能良好的功能器件，對于實現(xiàn)系統(tǒng)集成及接口電路也非常有利。圖A (a)和(b)是p阱和n阱CMOS結構的示意圖。 N阱硅柵CMOS IC的剖面圖 (3) 雙阱工藝 雙阱CMOS采用高濃度的n+襯底，在上面生長高阻r外延層，并在其上形成n阱和p阱。它有利于每種溝道類型的器件性能最佳化，且因存在低阻的通道，使可控硅鎖閂效應受到抑制。圖A(c)是雙阱CMOS結構示意圖。最為理想的CMOS結構應該是絕緣襯底上的CMOS技術(SOI/CMOS)。它徹底消除了體硅CMOS電路中的“可控硅鎖閂”效應，提高抗輻射能力并有利于速度和集成度的提高。 P阱硅柵單層鋁布線 CMOS IC的工藝過程 下面以光刻掩膜版為基準，先描述一個P阱硅柵單層鋁布線CMOS集成電路的工藝過程的主要步驟，用以說明如何在CMOS工藝線上制造CMOS集成電路。（見教材第7--9頁，圖1.12） 1. P阱硅柵CMOS工藝和元件的形成過程 1、光刻I---阱區(qū)光刻，刻出阱區(qū)注入孔 CMOS集成電路工藝 --以P阱硅柵CMOS為例 2、阱區(qū)注入及推進，形成阱區(qū) 3、去除SiO2，長薄氧，長Si3N4 4、光II---有源區(qū)光刻 5、光III---N管場區(qū)光刻，N管場區(qū)注入，以提高場開啟，減少閂鎖效應及改善阱的接觸。 6、長場氧，漂去SiO2 及Si3N4，然后長柵氧化層。 7、光Ⅳ---p管場區(qū)光刻（用光I的負版），p管場區(qū)注入， 調節(jié)PMOS管的開啟電壓，然后生長多晶硅。 8、光Ⅴ---多晶硅光刻，形成多晶硅柵及多晶硅電阻 9、光Ⅵ---P+區(qū)光刻，P+區(qū)注入。形成PMOS管的源、漏區(qū)及P+保護環(huán)。 10、光Ⅶ---N管場區(qū)光刻，N管場區(qū)注入，形成NMOS的源、漏區(qū)及N+保護環(huán)。 11、長PSG（磷硅玻璃）。 12、光刻Ⅷ---引線孔光刻。PGS回流。 13、光刻Ⅸ---引線孔光刻（反刻AL）。 光刻Ⅹ---壓焊塊光刻。 2. N阱硅柵CMOS工藝 (a) 襯底材料 P-Si (b) 光刻1，刻P-阱， 注磷，再推進 形成P-阱。 (c) 光刻2，確定有源區(qū)，生長場氧化層 (d) 生長柵氧、淀積多晶硅，光刻3，刻多晶硅柵 (e) 光刻4，硼注入，形成 PMOS管源、漏區(qū)，淀積 CVD氧化層 (f) 光刻5，磷注入，形成 NMOS管源、漏區(qū) (g)光刻6，刻接觸孔 (h)光刻7，刻鋁引線 3. 雙阱硅柵CMOS工藝簡化N阱硅柵CMOS工藝演示氧化層生長曝光氧化層的刻蝕 N阱注入形成N阱氮化硅的刻蝕場氧的生長去除氮化硅重新生長二氧化硅（柵氧）生長多晶硅刻蝕多晶硅刻蝕多晶硅 P+離子注入 N+離子注入生長磷硅玻璃PSG 光刻接觸孔刻鋁刻鋁 1.3 Bi-CMOS工藝 Bi-CMOS同時包括雙極和MOS晶體管的集成電路，它結合了雙極器件的高跨導、強驅動能力和CMOS器件的高集成度、低功耗的優(yōu)點，使它們互相取長補短、發(fā)揮各自優(yōu)點，制造高速、高集成度、好性能的VLSI。 SOI/CMOS電路 利用絕緣襯底的硅薄膜(Silicon on Insulator)制作CMOS電路，能徹底消除體硅CMOS電路中的寄生可控硅結構。能大幅度減小PN結面積，從而減小了電容效應。這樣可以提高芯片的集成度和器件的速度。下圖示出理想的SOI/CMOS結構。SOI結構是針對亞微米CMOS器件提出的，以取代不適應要求的常規(guī)結構和業(yè)已應用的蘭寶石襯底外延硅結構(SOS-Silicon on Sapphire結構)。SOI結構在高壓集成電路和三維集成電路中也有廣泛應用。 Silicon On Insulator (SOI) SOI/CMOS工藝步驟如下，生長清潔氧化層厚1μm，淀積多晶硅層厚500nm，激光再結晶，刻有源區(qū)島，n溝襯底注入，p溝襯底注入，柵氧化，生長柵多晶硅與刻蝕，p溝源漏注入，n溝源漏注入，淀積SiO2，刻接觸孔．蒸鋁及刻鋁，合金，鈍化。其中清潔氧化、柵氧化、源漏注入較為關鍵。Hnl紅軟基地

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