這是一個(gè)關(guān)于半導(dǎo)體和集成電路器件PPT，包括了什么是版圖，版圖設(shè)計(jì)過(guò)程，版圖設(shè)計(jì)的準(zhǔn)備工作，集成電路版圖設(shè)計(jì)規(guī)則，集成電路版圖設(shè)計(jì)舉例等內(nèi)容，集成電路的版圖設(shè)計(jì) 專題 目錄 1. 什么是版圖？ 2. 版圖設(shè)計(jì)過(guò)程 3. 版圖設(shè)計(jì)的準(zhǔn)備工作 4. 集成電路版圖設(shè)計(jì)規(guī)則 5. 集成電路版圖設(shè)計(jì)舉例 什么是集成電路？(相對(duì)分立器件組成的電路而言) 把組成電路的元件、器件以及相互間的連線放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放到管殼中進(jìn)行封裝，電路與外部的連接靠引腳完成。 什么是集成電路設(shè)計(jì)？ 根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。 1. 什么是版圖？根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來(lái)設(shè)計(jì)光刻用的掩膜版圖，實(shí)現(xiàn)IC設(shè)計(jì)的最終輸出。版圖是一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來(lái)表示。 版圖與所采用的制備工藝緊密相關(guān)。 2. 版圖設(shè)計(jì)過(guò)程 由底向上過(guò)程 主要是布局布線過(guò)程 布局：將模塊安置在芯片的適當(dāng)位置，滿足一定目標(biāo)函數(shù)。對(duì)級(jí)別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級(jí)別高一些的，是分配較低級(jí)別功能塊的位置，使芯片面積盡量小。布線：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線。布線均勻，優(yōu)化連線長(zhǎng)度、保證布通率。什么是分層分級(jí)設(shè)計(jì)，歡迎點(diǎn)擊下載半導(dǎo)體和集成電路器件PPT。

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集成電路的版圖設(shè)計(jì) 專題 目錄 1. 什么是版圖？ 2. 版圖設(shè)計(jì)過(guò)程 3. 版圖設(shè)計(jì)的準(zhǔn)備工作 4. 集成電路版圖設(shè)計(jì)規(guī)則 5. 集成電路版圖設(shè)計(jì)舉例 什么是集成電路？(相對(duì)分立器件組成的電路而言) 把組成電路的元件、器件以及相互間的連線放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放到管殼中進(jìn)行封裝，電路與外部的連接靠引腳完成。 什么是集成電路設(shè)計(jì)？ 根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。 1. 什么是版圖？根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來(lái)設(shè)計(jì)光刻用的掩膜版圖，實(shí)現(xiàn)IC設(shè)計(jì)的最終輸出。版圖是一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來(lái)表示。 版圖與所采用的制備工藝緊密相關(guān)。 2. 版圖設(shè)計(jì)過(guò)程 由底向上過(guò)程 主要是布局布線過(guò)程 布局：將模塊安置在芯片的適當(dāng)位置，滿足一定目標(biāo)函數(shù)。對(duì)級(jí)別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級(jí)別高一些的，是分配較低級(jí)別功能塊的位置，使芯片面積盡量小。 布線：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線。布線均勻，優(yōu)化連線長(zhǎng)度、保證布通率。什么是分層分級(jí)設(shè)計(jì)？ 將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問(wèn)題分解為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說(shuō)，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。一般來(lái)說(shuō)，級(jí)別越高，抽象程度越高；級(jí)別越低，細(xì)節(jié)越具體 從層次和域表示分層分級(jí)設(shè)計(jì)思想域： 行為域：集成電路的功能 結(jié)構(gòu)域：集成電路的邏輯和電路組成 物理域：集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn)層次：系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)(也稱RTL級(jí))、 邏輯級(jí)與電路級(jí) 集成電路設(shè)計(jì)與制造的主要流程框架 設(shè)計(jì)信息描述 舉例： CMOS與非門的電路圖 CMOS反相器的掩膜版圖 版圖驗(yàn)證與檢查 DRC（Design Rule Cheek）：幾何設(shè)計(jì)規(guī)則檢查 ERC（Electrical Rule Check）：電學(xué)規(guī)則檢查 LVS（Layout versus Schematic）：網(wǎng)表一致性檢查 POST SIMULATION：后仿真（提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級(jí)網(wǎng)表，進(jìn)行開(kāi)關(guān)級(jí)邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等)，產(chǎn)生測(cè)試向量 軟件支持：成熟的CAD工具用于版圖編輯、人機(jī)交互式布局布線、自動(dòng)布局布線以及版圖檢查和驗(yàn)證 版圖設(shè)計(jì)過(guò)程大多數(shù)基于單元庫(kù)實(shí)現(xiàn)（1）軟件自動(dòng)轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片）（2）布圖規(guī)劃（floor planning) 工具 布局布線（place & route）工具 布圖規(guī)劃：在一定約束條件下對(duì)設(shè)計(jì)進(jìn)行物理劃分，并初步確定芯片面積和形狀、單元區(qū)位置、功能塊的面積形狀和相對(duì)位置、I/O位置，產(chǎn)生布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布（3）全人工版圖設(shè)計(jì)：人工布圖規(guī)劃，提取單元， 人工布局布線（由底向上： 小功能塊到大功能塊） 3. IC版圖的設(shè)計(jì)規(guī)則 IC設(shè)計(jì)與工藝制備之間的接口 制定目的：使芯片尺寸在盡可能小的前提下，避免線條寬度的偏差和不同層版套準(zhǔn)偏差可能帶來(lái)的問(wèn)題，盡可能地提高電路制備的成品率。 什么是版圖設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能力、對(duì)準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。 設(shè)計(jì)規(guī)則的表示方法（p.330） 以為單位也叫做“規(guī)整格式” ：把大多數(shù)尺寸（覆蓋，出頭等等）約定為的倍數(shù)與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般等于柵長(zhǎng)度的一半。 優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸 以微米為單位也叫做“自由格式” ：每個(gè)尺寸之間沒(méi)有必然的比例關(guān)系， 提高每一尺寸的合理度；簡(jiǎn)化度不高 。 目前一般雙極集成電路的研制和生產(chǎn)，通常采用這類設(shè)計(jì)規(guī)則。在這類規(guī)則中，每個(gè)被規(guī)定的尺寸之間，沒(méi)有必然的比例關(guān)系。這種方法的好處是各尺寸可相對(duì)獨(dú)立地選擇，可以把每個(gè)尺寸定得更合理，所以電路性能好，芯片尺寸小。缺點(diǎn)是對(duì)于一個(gè)設(shè)計(jì)級(jí)別，就要有一整套數(shù)字，而不能按比例放大、縮小。 ⑴ 寬度及間距： 關(guān)于間距： diff：兩個(gè)擴(kuò)散區(qū)之間的間距不僅取決于工藝上幾何圖形的分辨率，還取決于所形成的器件的物理參數(shù)。如果兩個(gè)擴(kuò)散區(qū)靠得太近，在工作時(shí)可能會(huì)連通，產(chǎn)生不希望出現(xiàn)的電流。 poly-Si：取決于工藝上幾何圖形的分辨率。 Al:鋁生長(zhǎng)在最不平坦的二氧化硅上， 因此，鋁的寬度和間距都要大些，以免短路或斷鋁。 diff-poly：無(wú)關(guān)多晶硅與擴(kuò)散區(qū)不能相互重疊，否則將產(chǎn)生寄生電容或寄生晶體管。 ⑵ 接觸孔：孔的大�。�22 diff、poly的包孔：1孔間距：1 ⑶ 晶體管規(guī)則：多晶硅與擴(kuò)散區(qū)最小間距：。柵出頭：2，否則會(huì)出現(xiàn)S、D短路的現(xiàn)象。擴(kuò)散區(qū)出頭：2，以保證S或D有一定的面積。 ⑷ P阱規(guī)則： 版圖設(shè)計(jì)圖例 2. 微米設(shè)計(jì)規(guī)則，又稱自由格式規(guī)則 ——80年代中期，為適應(yīng)VLSI MOS電路制造工藝，發(fā)展了以微米為單位的絕對(duì)值表示的版圖規(guī)則。針對(duì)一些細(xì)節(jié)進(jìn)行具體設(shè)計(jì)，靈活性大，對(duì)電路性能的提高帶來(lái)很大方便。適用于有經(jīng)驗(yàn)的設(shè)計(jì)師以及力求挖掘工藝潛能的場(chǎng)合。目前一般的MOS IC研制和生產(chǎn)中，基本上采用這類規(guī)則。其中每個(gè)被規(guī)定的尺寸之間沒(méi)有必然的比例關(guān)系。顯然，在這種方法所規(guī)定的規(guī)則中，對(duì)于一個(gè)設(shè)計(jì)級(jí)別，就要有一整套數(shù)字，因而顯得煩瑣。但由于各尺寸可相對(duì)獨(dú)立地選擇，所以可把尺寸定得合理。 雙極型IC版圖設(shè)計(jì)的一般規(guī)則 中速TTL電路版圖設(shè)計(jì)規(guī)則(μm) 最小面積晶體管 351頁(yè)，18.2.2節(jié) 5. 雙極型IC中元件的圖形設(shè)計(jì) 按標(biāo)準(zhǔn)pn結(jié)隔離工藝制作的縱向npn管的縱向結(jié)構(gòu)和雜質(zhì)分布如圖A所示。圖中作為集電區(qū)的外延層摻雜濃度由晶體管的VCB0和VCE0所決定，外延層電阻率是決定晶體管集電結(jié)勢(shì)壘電容Cc、硼擴(kuò)電阻分布電容和隔離襯底結(jié)寄生電容Ccs的重要因素，對(duì)電路速度影響較大的Ccs部分地由襯底電阻率決定。埋層的薄層電阻和埋層擴(kuò)散深度直接影響到集電極串聯(lián)電阻rcs。由發(fā)射區(qū)擴(kuò)散和基區(qū)擴(kuò)散決定了電流放大系數(shù)和特征頻率。 集成npn管的設(shè)計(jì) 1) IC對(duì)晶體管的要求 （2）頻率特性 (3) 最大工作電流IEmax或ICmax p.353 p.354 2) 肖特基勢(shì)壘二極管（SBD）和肖特基箝位晶體管（SCT） 357頁(yè) 18.2.4 節(jié) 6. 設(shè)計(jì)舉例： TTL五管單元與非門電路圖 雙極型邏輯IC版圖設(shè)計(jì)舉例 隔離擴(kuò)散版基區(qū)擴(kuò)散版發(fā)射區(qū)擴(kuò)散版接觸孔版金屬化版 8.4.3 源漏電容 p. 149 2、單元配置恰當(dāng) （1）芯片面積降低10%，管芯成品率/圓片 可提高1520%。 （2）多用并聯(lián)形式，如或非門，少用串聯(lián)形式，如與非門。 （3）大跨導(dǎo)管采用梳狀或馬蹄形，小跨導(dǎo)管采用條狀圖形，使圖形排列盡可能規(guī)整。 5、雙層金屬布線時(shí)的優(yōu)化方案 （1）全局電源線、地線和時(shí)鐘線用第二層金屬線。 （2）電源支線和信號(hào)線用第一層金屬線（兩層金屬之間用通孔連接）。 （3）盡可能使兩層金屬互相垂直，減小交疊部分得面積。 1. 阱——做N阱和P阱封閉圖形處，窗口注入形成P管和N管的襯底 2. 有源區(qū)——做晶體管的區(qū)域（G、D、S、B區(qū))，封閉圖形處是氮化硅掩蔽層，該處不會(huì)長(zhǎng)場(chǎng)氧化層 3. 多晶硅——做硅柵和多晶硅連線。封閉圖形處，保留多晶硅 4. 有源區(qū)注入——P+、N+區(qū)（select)。做源漏及阱或襯底連接區(qū)的注入 5. 接觸孔——多晶硅，注入?yún)^(qū)和金屬線1接觸端子。 6. 金屬線1——做金屬連線，封閉圖形處保留鋁 7. 通孔——兩層金屬連線之間連接的端子 8. 金屬線2——做金屬連線，封閉圖形處保留鋁 CMOS反相器版圖流程(1) CMOS反相器版圖流程(2) CMOS反相器版圖流程(2) CMOS反相器版圖流程(3) CMOS反相器版圖流程(4) CMOS反相器版圖流程(4) CMOS反相器版圖流程(5) CMOS反相器版圖流程(6) CMOS反相器版圖流程(7) CMOS反相器版圖流程(8) 1. 有源區(qū)和場(chǎng)區(qū)是互補(bǔ)的，晶體管做在有源區(qū)處，金屬和多晶連線多做在場(chǎng)區(qū)上。 2. 有源區(qū)和P+，N+注入?yún)^(qū)的關(guān)系：有源區(qū)即無(wú)場(chǎng)氧化層，在這區(qū)域中可做N型和P型各種晶體管，此區(qū)一次形成。 3. 至于以后何處是NMOS晶體管，何處是PMOS晶體管，要由P+注入?yún)^(qū)和N+注入?yún)^(qū)那次光刻決定。 4. 有源區(qū)的圖形（與多晶硅交疊處除外）和P+注入?yún)^(qū)交集處即形成P+有源區(qū)， P+注入?yún)^(qū)比所交有源區(qū)要大些。 5. 有源區(qū)的圖形（與多晶硅交疊處除外）和N+注入?yún)^(qū)交集處即形成N+有源區(qū)， N+注入?yún)^(qū)比所交有源區(qū)要大些。 6. 兩層半布線 金屬，多晶硅可做連線，所注入的有源區(qū)也是導(dǎo)體，可做短連線（方塊電阻大）。三層布線之間，多晶硅和注入有源區(qū)不能相交布線，因?yàn)橄嘟惶幮纬闪司�體管，使得注入有源區(qū)連線斷開(kāi)。 7. 三層半布線 金屬1，金屬2 ，多晶硅可做連線，所注入的有源區(qū)也是導(dǎo)體，可做短連線（方塊電阻大）。四層線之間，多晶硅和注入有源區(qū)不能相交布線，因?yàn)橄嘟惶幮纬闪司�體管，使得注入有源區(qū)連線斷開(kāi)。wwk紅軟基地